Modul CS3110-KP04, CS3110

Dauer

1 Semester

Angebotsturnus

Jedes Wintersemester

Leistungspunkte

4

Studiengang, Fachgebiet und Fachsemester:

• Master Robotics and Autonomous Systems 2019, Wahlpflicht, Zusätzlich anerkanntes Wahlpflichtmodul, Beliebiges Fachsemester
• Master Medizinische Ingenieurwissenschaft 2020, Wahlpflicht, Informatik/Elektrotechnik, Beliebiges Fachsemester
• Bachelor Informatik 2016, Wahlpflicht, Kernbereich Informatik, Beliebiges Fachsemester
• Bachelor Robotik und Autonome Systeme 2016, Wahlpflicht, Informatik, 5. oder 6. Fachsemester
• Bachelor IT-Sicherheit 2016, Wahlpflicht, Informatik, Beliebiges Fachsemester
• Bachelor Medizinische Ingenieurwissenschaft 2014, Wahlpflicht, Informatik/Elektrotechnik, 5. oder 6. Fachsemester
• Bachelor Informatik 2014, Wahlpflicht, Informatik Kernbereich, 5. oder 6. Fachsemester
• Bachelor Medizinische Ingenieurwissenschaft 2011, Wahlpflicht, Angewandte Informatik, 3., 5. oder 6. Fachsemester
• Bachelor Mathematik in Medizin und Lebenswissenschaften 2010, Wahl, Informatik, 5. oder 6. Fachsemester
• Bachelor Informatik 2012, Wahlpflicht, Informatik Kernbereich, 5. oder 6. Fachsemester

Lehrveranstaltungen:

• CS3110-Ü: Computergestützter Schaltungsentwurf (Übung, 1 SWS)
• CS3110-V: Computergestützter Schaltungsentwurf (Vorlesung, 2 SWS)

Workload:

• 45 Stunden Präsenzstudium
• 55 Stunden Selbststudium
• 20 Stunden Prüfungsvorbereitung

Lehrinhalte:

• Abstraktionsebenen des Schaltungsentwurfs
• Entwurfsablauf und Entwurfstrategien
• Aufbau moderner FPGAs
• Einführung in die Hardwarebeschreibungssprache VHDL
• Modellierung von Standardkomponenten in VHDL
• Betrachtung unterschiedlicher Abstraktionsgrade des Schaltungsentwurfs
• Synthesegerechter Schaltungsentwurf
• VHDL Simulationszyklus
• Besonderheiten bei VHDL-Entwurf für FPGAs
• Erstellung von Testumgebungen
• High-Level-Synthese

Qualifikationsziele/Kompetenzen:

• Studierende können anhand einer nicht-formalen Beschreibung eines digitalen Systems eine digitale Schaltung mit VHDL entwerfen
• Sie können VHDL Beschreibungen simulieren und testen
• Sie können den internen Aufbau von FPGAs erläutern
• Sie können bestimmen, welche VHDL-Konstrukte in welche Hardwarestrukturen umgesetzt werden
• Sie können den VHDL-Simulationszyklus erläutern
• Sie können synthesegerechte VHDL-Beschreibungen erstellen

Vergabe von Leistungspunkten und Benotung durch:

• Klausur

Modulverantwortliche:

• Prof. Dr.-Ing. Mladen Berekovic

Lehrende:

• Institut für Technische Informatik
• Prof. Dr.-Ing. Mladen Berekovic

Literatur:

• F. Kesel, R. Bartholomä : Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs Oldenbour Verlag 2009
• C.Maxfield : The Design Warrior's Guide to FPGAs Newnes 2004

Sprache:

• Englisch, außer bei nur deutschsprachigen Teilnehmern

Bemerkungen:

Letzte Änderungen:

31.07.2024